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利用『MATLAB為FPGA和ASIC的建制進行高效能DSP合成技術』研討會
採用AccelChip
DSP Synthesis Tools開發整合環境
由於FPGA和可配置處理器的快速進步，使得採用數位訊號處理(DSP)設計的硬體裝置日益增加。傳統以來，DSP的設計都是利用MATLAB來進行演算法的開發，然後再由硬體工程師以手動方式將其轉譯為RTL，如此不但缺乏效率且容易產生錯誤。
近來已有多項支援MATLAB設計實現的工具開發完成。議程中，將針對FPGA和ASIC的建置，提出一套結構化的設計方法，並利用AccelWare DSP IP來實現高效能的設計。
This half day seminar is targeted at DSP algorithm designers, FPGA and ASIC designers who implement Embedded DSP designs, verification engineers and Managers for DSP design teams. Attendees will learn how algorithmic synthesis techniques can accelerate development time for embedded DSP design and reduce cost and silicon usage by facilitating design exploration and trade off
analysis.
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時
間：中華民國九十四年元月十四日（週五）。
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第一場地點:18:30~12:00龍潭中山科學研究院
龍園園區技推組會議室
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第二場地點:
13:00~16:50財團法人工業技術研究院中興院區51館 4B會議室（新竹縣竹東鎮中興路4段195號51館4B會議室）
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主辦單位：AccelChip、智控科技股份有限公司
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協辦單位：台灣SoC推動聯盟、中山科學研究院、Xilinx
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研討會主題：利用MATLAB為FPGA和ASIC的建制進行高效能DSP合成技術研討會展示內容
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參加費用：免費(Free
charge )
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報名日期：中華民國九十四年元月五日~元月13日截止
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線上報名：http://www.ict.com.tw
或email報名 : glay@ict.com.tw
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電話報名:02-23787672
洽林小姐或羅小姐
傳真報名:02-23787627 , 02-23788141
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連
絡 人：智控科技股份有限公司 林小姐
聯絡電話：02-23787672
報名表格下載:下載(doc)
第一場 : 元月十四日（週五）08:30~12:00 A.M----中科院
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時間
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議
題
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主講人
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8:30~9:00
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報到
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智控科技/ICT
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9:00~9:05
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開幕致詞
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ICT
Jason ChenV.P
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9:05~09:35
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Xilinx
FPGA Roadmap and Trend
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Memec
Insight
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09:35~10:20
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Introduction to AccelChip / Synthesizing MATLAB
and Demo
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Accelchip
Tom V.P
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10:20~10:30
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茶敘與展示
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10:30~11:00
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Leveraging AccelWare IP / Demo
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Accelchip
Tom V.P
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11:00~11:20
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Generating Optimized Fixed-Point Designs / Demo
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Accelchip
Tom V.P
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11:20~11:40
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Generating High Performance RTL from MATLAB /
Demo
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Accelchip
Tom V.P
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第二場 : 元月十四日（週五）13:00~16:50 P.M----新竹工研院
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時間
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議
題
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主講人
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13:00~13:30
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報到
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智控科技/ICT
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13:30~13:35
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開幕致詞
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ICT
Jason ChenV.P
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13:35~14:10
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Xilinx
FPGA Roadmap and Trend
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Memec
Insight
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14:10~15:10
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Introduction to AccelChip / Synthesizing MATLAB
and Demo
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Accelchip
Tom V.P
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15:10~15:20
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茶敘與展示
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15:20~15:50
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Leveraging AccelWare IP / Demo
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Accelchip
Tom V.P
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15:50~16:20
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Generating Optimized Fixed-Point Designs / Demo
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Accelchip
Tom V.P
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16:20~16:50
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Generating High Performance RTL from MATLAB /
Demo
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Accelchip
Tom V.P
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