• 直接讀取 MATLAB 中的設計並自動建立綜合的 register-transfer level (RTL) 模組。

• 提供 DSP 研發者能快速在 FPGAs 和 ASICs 中的 DSP 演算法設計中找到折衷方案。

• 能使 FPGA 架構成最有效的 RTL 模式。

• 可以摸擬 RTL 測試，以確保硬體設計的正確。

• 自動的將 MATLAB 模式中的浮點和定點進行轉換。

• Design Flow Manager提供演算法開發者一個容易使用的環境。

True Top-Down DSP Design Process

        現在DSP 的研發者有越來越增多的趨勢，和高密度的 FPGAs 或 ASICs 將 DSP 的演算速度提高，因為這樣的原因而出現了許多的高階的硬體設計 。The MathWorks' MATLAB 語言是一個發展 DSP 演算法的良好環境，當設計者有在RTL中的明確邏輯設計，可以利用The MathWorks' MATLAB來完成模擬和放置FPGAs和ASICs線路的工具。 在以前使用兩個獨立分離的設計工具，再利用手動方式將 MATLAB 轉到 RTL中，會造成設計時間加長和一些設計上的錯誤的風險。 確實 RTL 設計可以正確讀取 DSP 演算法 。假如 DSP 研發者在晶片設計的期間需要去更改演算法的話，則 RTL模型需和MATLAB設計同步經過重新設計。 如果缺少了完成晶片的自動 DSP 演算路徑，會消耗許多設計過程的時間和勞力。 因為這樣的軟體的出現，就使DSP演算法研發者和晶片設計者之間的評判就消失了。

        AccelChip 的進階綜合工具是一個可以直接的MATLAB 自動產生綜合 RTL 模型。 可在單一化的設計環境，可以利用高效能 DSP 演算法來整合 FPGA和 ASIC的設計工具。 利用AccelChip，可以自動的把MATLAB轉成RTL。 可以在幾天的時間內利用DSP演算法來完成晶片設計，比起以前幾個星期或幾個月的時間來得快很多。

        一旦把 MATLAB M-files 到 AccelChip 中，則 Design Flow Manager 工具會帶領你一步一步分析、轉換浮點和定點、整合、証實和最佳化。 在 AccelChip 中的 Project Navigator 工具，可以分析你所設計的 M-files，並以圖表的方式來表達設計階層，也確認設計裡的迴圈和決定設計的輸入和輸出。利用 Project Navigator 來做圖表瀏覽階層，來看 M-files 和 HDL 設計中的完整性。 透過使用者介面，你可以輕易的控制綜合的操作，像是DSP演算法中的串列和並列的比較，使設計團隊在晶片設計同時快速的選擇使用那一種。 你也可以發現在記憶體中儲存範圍的控制清單、使用資源和資料映射與速度做比較。

        典型的 DSP 設計者在MATLAB發展演算法，是利用浮點的計算技術。在 RTL 設計創立前，轉換定點計算技術也許是不存在的。 AccelChip可以快速的自動執行MATLAB中的變數由浮點轉成用定點代表。 自從AccelChip開始設計MATLAB浮點型式，就不需要把你的MATLAB M-files再利用 Simulink 把演算法轉成定點運算了。

        從MATLAB中建立一個RTL模型是完成晶片的重要動作。 AccelChip 是可以建立專門的 FPGA 裝置的RTL模型。AccelChip的Resource Description Language可以使從主要 FPGA 供應商, FPGAs 的實施的資源確保半導體裝置的有效使用。 檢驗演算法轉移到實體上是必要的，但是這不用花太多的時間。為了確保所完成的DSP設計能夠相容，AccelChip會自動的建立測試，使用MATLAB中的向量摸擬來演算你的RTL設計，移除不必要的程式。

        AccelWare libraries內有許多有關DSP的方塊，由經驗充足的DSP設計者發展和最佳化。 AccelWare支援了許多高階 MATLAB 函數或是 Simulink 方塊的硬體連結。 AccelWare 方塊使用和標準的 MATLAB 工具箱和 Simulink 方塊的相同的參數。 增加額外的元件變數是需要精細的設計，像是計時器。所有 AccelWare IP 方塊都是建立於DSP設計的基礎上。

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